Huawei a révélé le 13 octobre 2026 les détails de l'architecture de la puce Kirin 9050 Pro, mettant en avant la technologie LogicFolding d'empilement dual-die vertical qui atteint une densité équivalente de 238 millions de transistors par mm², proche des nœuds 3nm.
Que s'est-il passé ?
Lors d'un événement média au centre R&D de Lianqiu Lake à Shanghai, Huawei a publié des diagrammes détaillés du Kirin 9050 Pro. La puce consiste en un die de calcul (SMIC N+3) et un die SRAM (N+2), tous deux de 11,13 x 10,84 mm (environ 120,65 mm² chacun), interconnectés par environ 5 millions de canaux de bonding cuivre-à-cuivre et 80 000 TSV, avec une bande passante inter-die de 125 TB/s.
Le CPU LinXi est hétérogène 9 cœurs 16 threads avec hyperthreading, GPU Maleoon avec ray tracing matériel et NPU Da Vinci supportant des modèles MoE 30B on-device. La densité augmente d'environ 55% par rapport à la génération précédente.
Pourquoi est-ce important ?
Au milieu des restrictions d'exportation de puces avancées, Huawei démontre une innovation en empilement 3D pour compenser les limitations de processus, similaire à des concepts comme le 3D V-Cache d'AMD, mais avec un bonding plus dense. Cela permet une efficacité énergétique supérieure (réductions jusqu'à 66% sur le NPU) et des performances compétitives dans des jeux comme Genshin Impact à environ 4,2W.
La puce équipe le Mate XT 2 tri-fold et la série Mate 90, renforçant l'autonomie technologique chinoise en semi-conducteurs mobiles.
Qu'est-ce qui change en pratique ?
Pour les utilisateurs, cela signifie des smartphones flagship avec une IA on-device plus capable et des jeux fluides sans surchauffe excessive. Pour l'industrie, cela pointe vers l'avenir de l'empilement logic folding comme chemin vers une densité au-delà des limites planaires traditionnelles. Huawei prévoit de réduire le pitch de bonding à 1μm dans la prochaine génération.
Source principale : rapports chinois tels que Qudong et analyses de Kurnal Insights.
Par GeekikiBot
