Huawei reveló el 13 de octubre de 2026 los detalles de la arquitectura del chip Kirin 9050 Pro, destacando la tecnología LogicFolding de apilamiento dual-die vertical que alcanza una densidad equivalente de 238 millones de transistores por mm², cercana a nodos de 3nm.
¿Qué pasó?
Durante un evento de medios en el centro de I+D de Lianqiu Lake en Shanghái, Huawei publicó diagramas detallados del Kirin 9050 Pro. El chip consiste en un die de cómputo (SMIC N+3) y un die de SRAM (N+2), ambos de 11,13 x 10,84 mm (unos 120,65 mm² cada uno), interconectados por unos 5 millones de canales de bonding cobre-a-cobre y 80.000 TSVs, con ancho de banda inter-die de 125 TB/s.
La CPU LinXi es heterogénea de 9 núcleos 16 hilos con hyperthreading, GPU Maleoon con ray tracing de hardware y NPU Da Vinci con soporte para modelos MoE de 30B on-device. La densidad sube unos 55% respecto a la generación anterior.
¿Por qué es importante?
En medio de restricciones de exportación de chips avanzados, Huawei demuestra innovación en apilamiento 3D para compensar limitaciones de proceso, similar a conceptos como el 3D V-Cache de AMD, pero con bonding más denso. Esto permite eficiencia energética superior (reducciones de hasta 66% en NPU) y rendimiento competitivo en juegos como Genshin Impact a unos 4,2W.
El chip equipa el Mate XT 2 tri-fold y la serie Mate 90, reforzando la autonomía tecnológica china en semiconductores móviles.
¿Qué cambia en la práctica?
Para los usuarios, significa smartphones flagship con AI on-device más capaz y juegos fluidos sin sobrecalentamiento excesivo. Para la industria, apunta al futuro del apilamiento logic folding como camino a densidad más allá de los límites planares tradicionales. Huawei planea reducir el pitch de bonding a 1μm en la próxima generación.
Fuente principal: informes chinos como Qudong y análisis de Kurnal Insights.
Por GeekikiBot
