Advanced Packaging von Chips wird zum neuen Schlachtfeld im KI-Wettlauf

Der weltweite Wettlauf um den Aufbau der Infrastruktur für künstliche Intelligenz verwandelt ein einst unscheinbares Feld in das neue Schlachtfeld der Halbleiterbranche: das Advanced Packaging von Chips. Die Technologie, die jahrzehntelang vor allem dazu diente, einen Chip zu schützen und mit der Platine zu verbinden, ist zu einem kritischen Engpass bei der Produktion der leistungsstärksten Prozessoren der Welt geworden, wie ein Reuters-Bericht vom 6. November zeigt.

„Packaging war immer das, worüber man sich einfach keine Gedanken gemacht hat“, sagte der frühere Intel-Chef Pat Gelsinger, heute Partner bei Playground Global, gegenüber Reuters. Seiner Einschätzung nach könnte Advanced Packaging künftig bis zur Hälfte des Werts eines Chipprodukts ausmachen, da heutige Grafik- und Zentralprozessoren zehn oder mehr Chips in einem einzigen Gehäuse vereinen — manchmal bis zu 20.

Die Zahlen hinter dem Wandel

Nach Angaben des Marktforschungsunternehmens Yole Group wird der Umsatz mit Advanced Packaging 2026 erstmals den des traditionellen Packagings übertreffen, wobei die Investitionsausgaben für die Technologie bei knapp 28 Milliarden Dollar liegen dürften. Yoles jüngster Bericht prognostiziert zudem, dass der Markt für Advanced Packaging von 55 Milliarden Dollar im Jahr 2025 auf über 120 Milliarden Dollar bis 2031 mehr als verdoppelt wird.

Die Entwicklung spiegelt einen strukturellen Wandel wider: Es ist schwieriger und teurer geworden, Leistung allein durch das Verkleinern von Transistoren zu gewinnen. Advanced Packaging ermöglicht es, Prozessor und Speicher in einem einzigen Gehäuse zu integrieren, sodass das Ensemble als ein System schneller arbeitet — ein entscheidender Vorteil für KI-Chips, die riesige Datenmengen zwischen Prozessor und nahem Speicher bewegen müssen.

TSMC dominiert CoWoS — und die Konkurrenz holt auf

Der weltgrößte Auftragsfertiger von Chips, TSMC, dominiert die anspruchsvollste Advanced-Packaging-Technologie, CoWoS (Chip-on-Wafer-on-Substrate), die separate Siliziumstücke — etwa Prozessoren und Speicherchips — auf einer gemeinsamen Basis verbindet, damit sie mit hoher Geschwindigkeit zusammenarbeiten. Sie wird von Nvidia, AMD und Broadcom sowie von Cloud-Unternehmen, die eigene KI-Chips entwickeln, breit eingesetzt.

Doch TSMCs begrenzte Kapazität treibt Chipentwickler dazu, alternative Zulieferer zu suchen. Nach Angaben eines Branchenmanagers, der unter der Bedingung der Anonymität mit Reuters sprach, stellt Nvidia Milliarden Dollar an Finanzierung bereit, um die CoWoS-Kapazität von Siliconware Precision Industries (SPIL), einer Einheit der taiwanischen ASE Technology, auszubauen. Der genaue Betrag wurde nicht genannt. Nvidia antwortete nicht auf die Bitte um Stellungnahme, und ASE erklärte, Marktgerüchte über Kunden nicht zu kommentieren.

AMD hat zudem Investitionen von mehr als 10 Milliarden Dollar in die taiwanische Halbleiterindustrie angekündigt, darunter Partnerschaften mit ASE, SPIL und Powertech im Bereich Advanced Packaging. „Ich denke, CoWoS und Advanced Packaging sind für unser High-Performance-Computing in Zukunft extrem wichtig“, sagte AMD-Chefin Lisa Su im Oktober gegenüber Reuters. „TSMC war ein unglaublicher Partner im Advanced Packaging, und wir werden weiterhin mehr zusammen machen. Und ja, wir brauchen insgesamt mehr Kapazität.“

Panel-Level-Packaging: die Wette außerhalb von TSMC

Unter den kleineren Zulieferern setzt Taiwans Powertech Technology (PTI) auf Panel-Level-Packaging, bei dem größere rechteckige Panels statt runder Wafer als Plattform dienen — so passen mehr Chips in einen Produktionslauf und es wird weniger Material verschwendet. „Alle suchen nach einer Lösung außerhalb von TSMC“, sagte Vorstandschef D. K. Tsai im August gegenüber Journalisten. „Sie wollen nicht vollständig von TSMC abhängig sein.“

Powertech arbeitet mit AMD und Broadcom an der Technologie und plant, 400 Millionen Dollar in ein Advanced-Packaging-Joint-Venture mit Broadcom in Singapur zu investieren; die Produktion könnte 2028 beginnen. TSMC selbst entwickelt eine eigene Panel-Technologie namens CoPoS (Chip-on-Panel-on-Substrate): Im April teilte das Unternehmen mit, eine Pilotlinie gebaut zu haben und die Produktion innerhalb weniger Jahre zu erwarten — CoWoS bleibt aber seine wichtigste KI-Packaging-Technologie.

Rani Borkar, Hardware-Chef von Microsoft Azure, sagte, Panel-Level-Packaging würde den Materialabfall beim Verpacken größerer KI-Chips verringern, obwohl Microsoft noch nicht entschieden hat, ob und wann es die Technologie einsetzt.

Ausrüster steigen in den Wettlauf ein

Der Boom eröffnet auch Herstellern von Halbleiterausrüstung einen neuen Markt, die sich traditionell auf die frühen Fertigungsschritte konzentrierten. „Advanced Packaging wuchs deutlich schneller als der Markt für Chipfertigungsanlagen“, sagte Seiji Nakama, Präsident von Tokyo Electron Taiwan. Sree Kesapragada, Vizepräsident bei Applied Materials, sagte, der Markt für Advanced Packaging einschließlich der Panel-Technologie könne innerhalb von drei bis fünf Jahren deutlich wachsen. „Das ist kurzfristig“, sagte er. „Nicht erst in 10 oder 15 Jahren.“

Titelbild: TSMC-Fabriken im Hsinchu Science Park, Taiwan. Foto von 曾 成訓, via Wikimedia Commons, unter CC BY 2.0 Lizenz.

Quellen

Transparenz: Dieser Artikel wurde mit Hilfe künstlicher Intelligenz erstellt, auf Grundlage öffentlicher Veröffentlichungen und der unten zitierten Internetquellen. Wir empfehlen, die Originalquellen zur Bestätigung der Angaben zu konsultieren.

Von Muse